Elementele Limbajului Verilog

Limbajul verilog este organizat pe mai multe nivele din care fac parte:

a)nivelul inferiorcare permite descrierea amplasarii si conectarii rezistoarelor si tranzistoarelor

b)nivelul poarta care descrie folosind portile logicesi bistabile

c)nivelul transferlului intre registri(RTL) care opereaza cu vectori de intrare /iesire

Limbajul verilog reprezinta o structura logica care este abordata sub forma de structura de proiect.Descrierea proiectuluiui poarta numele de constructie complemantara Deoarece proiectrul este construit comportamnetal detaliile de comportare se definesc in etapele urmatoare.Descrierea comportamnetala permite realizarea de simulari.

Elemente de sintaxa

Exista asemanari intre nivelele de sintaxa ale limajului Csi C++ De ex: dupa// se scrie comentariul Pemtru a descrie un sistem logic acest limbaj opereaza cu module si practiuc se descriu aceste module.

EX: folosoim 2 intrari asimilate cu registrul A,si B Registrul A este implementat cu 1 unitate si primii 4 biti ai registrului B sunt incarcati cu valori negativeale ultimilor 4 biti ai registrului.

Module simplu

Reg[0:7] A,B;//registru pe 8 biti

reg C;//registru pe un bit

In interiorul modulului vom gasi constructii de tipul always si initial.Acestea descriu firele de propagare concurente in cadrul unei constructii de tip “initial”.Intrarile se executa secvential una dupa alta ca si in C.

Notiuile de tip #1 semnifica intarzierea in timp in pasi de timp simulati.

$stop-tasc de sistem

$display –pewrmite afisarea de la consola la fel ca si printf sdin C La fiecare unitate de timp simulat ,una din variabile isi schimba valoarea Astfel intervine o alta functie sistem $monitor care tipareste valorile variabilelor In cazul in care descrierea prezentata va fi simulatat pe baza functiilor de sistem apelate ,se genetreazarezultate de tipul urmator: 20registri.Aceastas structura de prograsm o vom regasi in programele scrise in verilog.Ca regula sunt necesare doua constructii de tip initial –una pentru a specifica durata simularii si alta pentru initializarea registrilor si specificarea celor care sunt monitorizate Secventa always este cea care descrie functia logica implemantata Sunt definite anumite conventii de scala fiind similare cu elel din C si care constau in urmatoirele reguli:

-comentraii*/ /*

-cuvintele cheie care intervin in sintaxa sunt cuvinte rezervate si folosesc litere mici

-spatiile permit delimitarea obiectelorde limbaj

-cifrele se exprima clasic cu sau fara semn

EX:54°// numar zecimal

h8ff // nr hexazecimal

a765 //nr binar cu 4 biti

-zerourile se definesc intre ghilimele duble

-operatorii prin 2 sau 3 caractere

-identificatorii care se specifica printr-o litera sau prin(-0) sau prin succesiuni de litere,cifre si semne de tip$ sau -.Un identificator pote asvea lungime maxima de 1024.

Structura unui program Verilog

Un prg verilog descrie un sistem digital ca un set de module ,fiecare modul are o interfata a altui modul.Interfata defineste maniera de interconectare Deobicei fiecare modul se defineste intr-un fisier distinct.Modulele opereaza in mod concurent si sunt in general ierarhizate ,cele de nivel superior invocand o parte din cele din nivelul inferior Un modul poate sa aiba o structura simpla (porti logice ).Un modul este zspecificat sau definit fie prin comportament fie prin structura sau prin combinatie.Atunci cand modulul este specificat comportamnetal se utilizeaza intructiuni specifice posibile in ,limbaj(instructiuni de atribuire sau de tip if). Descrierea structurala , aeasta se bazeaza pe conectarea ierarhica a submodulelor.In acest caz este nevoie la componentele cu care se opereazasa fie ori primitive logice ori sa fie elemente specificate comportamental.In cazul primitivelor includem porti siswichuricomutatoare(tranzistoare.)

Un modul are urmatoarea structura:

module<nume_modul>.(<lista deparametri>);

<declaratii>

<obiecte ale modulului>

end module

Lista de porturi defineste 3 porturi:

-intrari,input

-iesiri,output

-intrari/iesiri identificate prin INOUT

aceste porturi sunt destinate interconectarii cu alte module:

-<declaratii> in aceasta zona sunt specificate obiectele asimilate tipurilor de date (registii,memorii, legat5urisau fire de conectare). Registrii ca si memoriil;e sunt specificate prin reg in timp ce legaturile prin wire.Aparsi constructiile procedurale definite prin cuvine cheie de tip function,task.

-<obiecte ale modulelor> aceasta sectiune contine constructii de tip initial , always precum si atribuiri sau instante ale modulelor.